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测试平台提供独特的实时开发环境，可降低与硅基芯片原型设计和验证相关的风险、成本和时间

与是德科技完整的全速数字孪生信号库高度集成，可在流片前进行完整的系统验证

支持6G等新兴高速通信技术的开发应用

流片是芯片设计过程的最后一步，也是一个成本越来越昂贵的过程，几乎没有给设计失败留下任何空间。如果初始设计在流片后被证明是失败的，则芯片制造商必须重新开始新的“重新设计”，这可能需要 12 个月或更长时间才能完成。除了占用宝贵的研发资源外，这些芯片重新设计还可能导致芯片制造商错过一个狭窄的上市时间窗口。

为降低设计失败和代价高昂的重新设计的风险，是德科技 USPA 平台为芯片设计人员和工程师提供了完整的数字孪生信令，以便在他们投入流片之前验证设计。USPA 平台通过将超快信号转换器与高性能、完全模块化的现场可编程门阵列 (FPGA) 原型系统集成，为设计人员提供了一种针对原来专有定制原型建模系统的替代方案。

独特的 USPA 原型设计平台具有以下优势：